1.一种混合型多波束赋形电路架构，其特征在于，包括：
功分器，所述功分器接收第一数据流，用以将所述第一数据流均分为多个第二数据流；
功率合成器，所述功率合成器接收第二数据流，用以将多个第二数据流合成为第三数据流；
单元幅相控制电路，所述单元幅相控制电路的输入端与所述功分器的输出端相连，所述单元幅相控制电路的输出端与所述功率合成器的输入端相连，用以控制所述第二数据流的幅度、相位和时延；
波束幅相控制电路，所述波束幅相控制电路与所述功分器的输入端相连，用以控制所述第一数据流的幅度、相位和时延，或者所述波束幅相控制电路与所述功率合成器的输出端相连，用以控制所述第三数据流的幅度、相位和时延。
2.根据权利要求1所述的一种混合型多波束赋形电路架构，其特征在于，所述单元幅相控制电路和所述波束幅相控制电路均通过调幅电路调节幅度，所述单元幅相控制电路通过数控移相器进行相位调节，所述波束幅相控制电路通过数控真时延电路进行时延调节，所述单元幅相控制电路通过所述数控真时延电路进行小步进精确时延调节，所述波束幅相控制电路通过所述数控真时延电路进行大步进时延调节。
3.根据权利要求1所述的一种混合型多波束赋形电路架构，其特征在于，还包括第一数据流放大器以及第三数据流放大器，所述第一数据流放大器的输出端与所述功分器输入端相连、所述第三数据流放大器输入端与所述波束幅相控制电路的输出端相连或者所述第一数据流放大器的输出端与所述波束幅相控制电路的输入端相连、所述第三数据流放大器输入端与所述功率合成器的输出端相连。
4.根据权利要求1所述的一种混合型多波束赋形电路架构，其特征在于，还包括阻抗变换电路，所述阻抗变换电路与所述功分器级联，用以使所述功分器的输出阻抗与所述单元幅相控制电路的输入阻抗相匹配；所述阻抗变换电路与所述功率合成器级联，用以使所述单元幅相控制电路的输出端阻抗与所述功率合成器的输入端阻抗相匹配。
5.根据权利要求4所述的一种混合型多波束赋形电路架构，其特征在于，所述功分器的输入端阻抗与所述波束幅相控制电路的输出端阻抗匹配，所述功率合成器的输出端阻抗与所述第三数据流的端口阻抗匹配。
6.根据权利要求4所述的一种混合型多波束赋形电路架构，其特征在于，所述功分器的输入端阻抗与所述第一数据流的端口阻抗匹配，所述功率合成器的输出端阻抗与所述波束幅相控制电路的输入端阻抗匹配。
7.根据权利要求4所述的一种混合型多波束赋形电路架构，其特征在于，还包括低输入阻抗放大器，所述低输入阻抗放大器输入端与所述功率合成器输出端相连、所述低输入阻抗放大器的输出端与所述第三数据流相连或者所述低输入阻抗放大器输入端与所述波束幅相控制电路的输出端相连、所述低输入阻抗放大器的输出端与所述第三数据流相连。
8.根据权利要求1所述的一种混合型多波束赋形电路架构，其特征在于，所述第一数据流为辐射源、所述第三数据流为波束或者所述第一数据流为波束、所述第三数据流为辐射源。
9.根据权利要求2所述的一种混合型多波束赋形电路架构，其特征在于，所述数控真时延电路为T-coils结构。
10.根据权利要求2所述的一种混合型多波束赋形电路架构，其特征在于，所述数控真时延电路的端口阻抗、所述数控移相器的端口阻抗以及所述调幅电路的端口阻抗均小于50Ω。

技术领域
[0001]本发明涉及波束赋形集成电路领域，尤其涉及一种混合型多波束赋形电路架构。
背景技术
[0002]相控阵有源天线具有多目标跟踪和快速波束切换、灵活波束赋形和空域滤波抗干扰能力强、体积小和重量轻、可靠性高等技术优点，是5G/6G通信、卫星通信、雷达等领域的重要研究和发展方向。
[0003]在模拟相控阵、混合相控阵和数字相控阵的对比中，全数字相控阵理论上是未来的终极解决方案。但毫米波Ku 波段以上频段使用全数字混合相控阵（Digital BeamForming，简称DBF）不具有实现的可行性，模拟数字转换器（Analog-to-digitalconverter，简称ADC）受功耗、效率和成本的制约，在高于Ka 波段，最高采样频率和功耗极具挑战，半波长的空间很难容纳高性能高速ADC的尺寸和布线，全DBF对非线性和动态范围的指标要求、全DBF对数字电路的处理能力和数字接口的传输能力要求均极具挑战。
[0004]因此，模拟和混合相控阵（HFB）利用模拟相控阵（ABF）子阵列进行空间滤波，并使用混频器降低ADC所需工作频率是系统在性能、功耗和成本考量的最优解决方案。在模拟和混合相控阵系统中，相比部分连接的HBF，全连接波束赋形可以为系统提供更多的波束控制选择，易于优化系统性能和算法及提供更高传输速率。当全连接BF的波束数量和天线元数量增加时，BF系统的复杂度和功耗将大幅增加。因此需要对电路架构进行优化设计。
[0005]相控阵雷达在宽带工作所需的应用场景下，其毫米波相控阵系统中的波束赋形必须采取真时延（True Time Delay， 简称TTD）的技术手段取代传统移相器的解决方案来避免波束随频率指向偏移的问题。真时延技术是宽带相控阵的关键技术，但真时延电路通常比移相器电路的尺寸大很多，如果在多通道多波束系统的每个幅相控制通路中都使用大的真时延，整个电路的尺寸和相应的成本都会比较大。
发明内容
[0006]本发明旨在至少解决相关技术中存在的技术问题之一。为此，本发明提供一种混合型多波束赋形电路架构。
[0007]本发明提供一种混合型多波束赋形电路架构，包括：
功分器，所述功分器接收第一数据流，用以将所述第一数据流均分为多个第二数据流；
功率合成器，所述功率合成器接收第二数据流，用以将多个第二数据流合成为第三数据流；
单元幅相控制电路，所述单元幅相控制电路的输入端与所述功分器的输出端相连，所述单元幅相控制电路的输出端与所述功率合成器的输入端相连，用以控制所述第二数据流的幅度、相位和时延；
波束幅相控制电路，所述波束幅相控制电路与所述功分器的输入端相连，用以控制所述第一数据流的幅度、相位和时延，或者所述波束幅相控制电路与所述功率合成器的输出端相连，用以控制所述第三数据流的幅度、相位和时延。
[0008]本发明提供一种混合型多波束赋形电路架构，还包括所述单元幅相控制电路和所述波束幅相控制电路均通过调幅电路调节幅度，所述单元幅相控制电路通过数控移相器进行相位调节，所述波束幅相控制电路通过数控真时延电路进行时延调节，所述单元幅相控制电路通过所述数控真时延电路进行小步进精确时延调节，所述波束幅相控制电路通过所述数控真时延电路进行大步进时延调节。
[0009]本发明提供一种混合型多波束赋形电路架构，还包括第一数据流放大器以及第三数据流放大器，所述第一数据流放大器的输出端与所述功分器输入端相连、所述第三数据流放大器输入端与所述波束幅相控制电路的输出端相连或者所述第一数据流放大器的输出端与所述波束幅相控制电路的输入端相连、所述第三数据流放大器输入端与所述功率合成器的输出端相连。
[0010]本发明提供一种混合型多波束赋形电路架构，还包括阻抗变换电路，所述阻抗变换电路与所述功分器级联，用以使所述功分器的输出阻抗与所述单元幅相控制电路的输入阻抗相匹配；所述阻抗变换电路与所述功率合成器级联，用以使所述单元幅相控制电路的输出端阻抗与所述功率合成器的输入端阻抗相匹配。
[0011]本发明提供一种混合型多波束赋形电路架构，还包括所述功分器的输入端阻抗与所述波束幅相控制电路的输出端阻抗匹配，所述功率合成器的输出端阻抗与所述第三数据流的端口阻抗匹配。
[0012]本发明提供一种混合型多波束赋形电路架构，还包括所述功分器的输入端阻抗与所述第一数据流的端口阻抗匹配，所述功率合成器的输出端阻抗与所述波束幅相控制电路的输入端阻抗匹配。
[0013]本发明提供一种混合型多波束赋形电路架构，还包括低输入阻抗放大器，所述低输入阻抗放大器输入端与所述功率合成器输出端相连、所述低输入阻抗放大器的输出端与所述第三数据流相连或者所述低输入阻抗放大器输入端与所述波束幅相控制电路的输出端相连、所述低输入阻抗放大器的输出端与所述第三数据流相连。
[0014]本发明提供一种混合型多波束赋形电路架构，还包括所述第一数据流为辐射源、所述第三数据流为波束或者所述第一数据流为波束、所述第三数据流为辐射源。
[0015]本发明提供一种混合型多波束赋形电路架构，还包括所述数控真时延电路为T-coils结构。
[0016]本发明提供一种混合型多波束赋形电路架构，还包括所述数控真时延电路的端口阻抗、所述数控移相器的端口阻抗以及所述调幅电路的端口阻抗均小于50Ω。
[0017]本发明实施例中的上述一个或多个技术方案，至少具有如下技术效果之一：
根据信号控制的需要，依据信号传输方向在近输入端放置功分器，在近输出端放置功率合成器，以及用于完成波束赋形的幅相控制电路。此外依据对器件端口阻抗的不同，选取不同的阻抗变换模块插入该架构，用以减小幅相控制电路的插入损耗与电路面积并且不会带来不必要的额外插入损耗，不增加插入损耗、不改变传统电路移相精度或时延精度的前提下，通过大步进精度的幅相控制电路或者小步进精度的幅相控制电路来实现多波束电路更低的占用面积，且不改变电路的其他性能，结构简单合理，相比于同类型电路大大提高了集成度并降低了成本；本发明的一种混合型多波束赋形电路架构应用于相控阵中，实现多波束的赋形和波束扫描，使得单元幅相控制电路和波束幅相控制电路在低阻条件下拥有更低的功耗。
[0018]本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
[0019]为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0020]图1是本发明提供的一种混合型多波束赋形电路架构的多波束接收系统的传统架构。
[0021]图2是本发明提供的一种混合型多波束赋形电路架构的多波束发射系统的传统架构。
[0022]图3是本发明提供的一种混合型多波束赋形电路架构的接收系统电路架构示意图。
[0023]图4是本发明提供的一种混合型多波束赋形电路架构的发射系统电路架构示意图。
[0024]图5是本发明提供的一种混合型多波束赋形电路架构的有放大器的接收系统电路架构示意图。
[0025]图6是本发明提供的一种混合型多波束赋形电路架构的有放大器的发射系统电路架构示意图。
[0026]图7是本发明提供的一种混合型多波束赋形电路架构的基于阻抗变换的接收系统电路架构示意图。
[0027]图8是本发明提供的一种混合型多波束赋形电路架构的基于阻抗变换的发射系统电路架构示意图。
[0028]图9是本发明提供的一种混合型多波束赋形电路架构的有放大器的基于阻抗变换的接收系统电路架构示意图。
[0029]图10是本发明提供的一种混合型多波束赋形电路架构的有放大器的基于阻抗变换的发射系统电路架构示意图。
[0030]图11是本发明提供的一种混合型多波束赋形电路架构的单元幅相控制的数控衰减移相器电路架构示意图。
[0031]图12是本发明提供的一种混合型多波束赋形电路架构的单元幅相控制的数控衰减精细时延电路架构示意图。
[0032]图13是本发明提供的一种混合型多波束赋形电路架构的波束幅相控制的数控衰减大步进时延电路架构示意图。
具体实施方式
[0033]为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。以下实施例用于说明本发明，但不能用来限制本发明的范围。
[0034]在本发明实施例的描述中，需要说明的是，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。除非另有明确的规定和限定，术语“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明实施例中的具体含义。
[0035]在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
[0036]下面结合图1至图13描述本发明的混合型多波束赋形电路架构。根据信号控制的需要，依据信号传输方向在输入端设置功分器，在输出端设置功率合成器，以及设置用于完成波束赋形的单元幅相控制电路和波束幅相控制电路，功分器接收第一数据流，将第一数据流均分为多个第二数据流；功率合成器，接收第二数据流，将多个第二数据流合成为第三数据流；单元幅相控制电路的输入端与功分器的输出端相连，单元幅相控制电路的输出端与功率合成器的输入端相连，用以控制第二数据流的幅度、相位和时延；波束幅相控制电路与功分器的输入端相连，用以控制第一数据流的幅度、相位和时延，或者波束幅相控制电路与功率合成器的输出端相连，用以控制第三数据流的幅度、相位和时延。
[0037]本发明的混合型多波束赋形电路架构，功分器接收第一数据流，将第一数据流均分为多个第二数据流，每个第二数据流均通过单元幅相控制电路控制幅度、相位和时延；功率合成器接收多个经过单元幅相控制电路控制的第二数据流并合成为第三数据流，通过单元幅相控制电路和波束幅相控制电路，实现了多波束的赋形和波束扫描。
[0038]进一步地，还包括第一数据流放大器以及第三数据流放大器，第一数据流放大器的输出端与功分器输入端相连、第三数据流放大器输入端与波束幅相控制电路的输出端相连或者第一数据流放大器的输出端与波束幅相控制电路的输入端相连、第三数据流放大器输入端与功率合成器的输出端相连。
[0039]在本发明电路架构中，用以放大输入输出信号，进而提高电路的调节精度。
[0040]进一步地，依据对器件端口阻抗的不同，选取不同的阻抗变换电路插入该架构，用以减小单元幅相控制电路和波束幅相控制的插入损耗与电路面积。阻抗变换电路，用以将连接单元幅相控制电路高阻抗变换为单元幅相控制电路所需的低阻抗。
[0041]阻抗变换电路与功分器级联，用以使功分器的输出阻抗与单元幅相控制电路的输入阻抗相匹配；阻抗变换电路与功率合成器级联，用以使单元幅相控制电路的输出端阻抗与功率合成器的输入端阻抗相匹配。
[0042]功分器的输入端阻抗与波束幅相控制电路的输出端阻抗匹配，功率合成器的输出端阻抗与第三数据流的端口阻抗匹配。
[0043]功分器的输入端阻抗与第一数据流的端口阻抗匹配，功率合成器的输出端阻抗与波束幅相控制电路的输入端阻抗匹配。
[0044]功分器的输入端阻抗高于输出端阻抗，功率合成器的输入端阻抗低于输出端阻抗。
[0045]进一步地，功分器以及功率合成器均为威尔金森（Wilkinson）类的电路架构。
[0046]进一步地，阻抗变换电路包括n:1变压器、λ/4传输线、放大器、Hybrid以及功分器其中的任意一种。
[0047]本发明的电路架构作为接收系统使用，第一数据流为辐射源，输入端口接辐射源，第三数据流为波束，输出端口接波束，功分器的输入端阻抗高于输出端阻抗，所述功率合成器的输入端阻抗低于输出端阻抗。
[0048]当波束幅相控制（Beam Tuning with VAP, BVAP）电路与功率合成器输出端阻抗匹配， BVAP电路的输出端与波束源端口阻抗匹配，波束源端口阻抗为50Ω。
[0049]单元幅相控制（Fine Tuning with VAP, FVAP）电路输入端阻抗与功分器输出端阻抗匹配，FVAP电路输出端阻抗与功率合成器的输入端阻抗匹配。
[0050]功分器的输入端阻抗与辐射源阻抗匹配，功分器的输出端阻抗与FVAP电路的输入端阻抗匹配。
[0051]进一步优选的，如果FVAP电路的特性阻抗低于标准特性阻抗，标准特性阻抗为50Ω，则需要将阻抗变换电路插入功分器，或者将阻抗变换电路级联在功分器与FVAP电路之间，从而使得两者阻抗匹配。
[0052]功率合成器的单个输入端与FVAP电路的输出端阻抗匹配，要求功率合成器的输出端与BVAP电路的输入端阻抗匹配。
[0053]进一步优选的，如果BVAP电路和FVAP电路的特性阻抗低于标准特性阻抗，标准特性阻抗为50Ω，则需要将阻抗变换电路插入功率合成器，或者将阻抗变换电路与功率合成器级联在一起，从而使得FVAP电路输出端阻抗与功率合成器输入端阻抗匹配，使得BVAP电路输入端阻抗与功率合成器输出端阻抗匹配。
[0054]进一步地，本发明的电路架构作为发射系统使用，第一数据流为波束，输入端口接波束，第三数据流为辐射源，输出端口接辐射源，功分器的输入端阻抗高于输出阻抗，所述功率合成器的输入端阻抗低于输出端阻抗。
[0055]BVAP电路输出端阻抗与功分器输入端阻抗匹配，BVAP电路输入端阻抗与波束源端口阻抗匹配，波束源端口阻抗为50Ω。
[0056]FVAP电路输入端阻抗与功分器输出端阻抗匹配，FVAP电路输出端阻抗与功率合成器的输入端阻抗匹配。
[0057]功分器的输入端阻抗与BVAP电路的输出端阻抗匹配，要求功分器的输出端阻抗与FVAP电路的输入端阻抗匹配。
[0058]进一步优选的，如果BVAP电路和FVAP电路的特性阻抗低于标准特性阻抗，标准特性阻抗为50Ω，则需要将阻抗变换电路插入功分器，或者阻抗变换电路与功分器级联在一起，从而使得BVAP电路输出端阻抗与功分器输入端阻抗匹配，使得FVAP电路输入端阻抗与功分器输出端阻抗匹配。
[0059]功率合成器的输入端阻抗与FVAP电路的输出端阻抗匹配，功率合成器的输出端阻抗与辐射源端口阻抗匹配，辐射源端口阻抗为50Ω。
[0060]进一步优选的，如果FVAP电路的特性阻抗低于标准特性阻抗，标准特性阻抗为50Ω，则需要将阻抗变化电话插入功率合成器，或者与功率合成器级联在一起，从而使得FVAP电路输出端阻抗与功率合成器输入端阻抗匹配。
[0061]进一步地，数控真时延电路为T-coils结构，优选地，数控真时延电路为桥接的T-coils结构。
[0062]进一步地，真时延电路包括传输线结构、慢波传输线结构或人工传输线结构。
[0063]进一步地，数控真时延电路的端口阻抗、移相器的端口阻抗以及调幅电路的端口阻抗均小于50Ω。
[0064]如图1所示，混合型多波束赋形电路接收系统的传统架构，包括辐射源0、辐射源1、辐射源2、辐射源3、4个1:4功分器PD，16个数字控制模块下的幅相控制电路VAP0～VAP15、4个4:1功率合成器PC、波束0、波束1、波束2、波束3以及级间匹配网络，并且功分器PD和功率合成器PC的端口阻抗均为50Ω，4个功分器PD的输入端分别连接辐射源0、辐射源1、辐射源2、辐射源3，4个功分器PD的输出端连接16个数字控制模块下的幅相控制电路VAP0～VAP15，每个幅相控制电路控制1路信号，幅相控制电路VAP0～VAP15电路结构相同，由不同的数字控制信号选通不同的幅相调节路径，每个功率合成器PC的输入端连接4个幅相控制电路的输出端，4个功率合成器PC的输出端分别连接波束0、波束1、波束2以及波束3。
[0065]如图2所示，混合型多波束赋形电路发射系统的传统架构，包括分别将波束0、波束1、波束2、波束3一分为4的4个功分器PD、16个数字控制模块下的幅相控制电路VAP0～VAP15、4个将幅相处理后的信号叠加形成辐射源0～辐射源3的功率合成器PC以及级间匹配网络，并且功分器PD的端口阻抗和功率合成器PC的端口阻抗均为50Ω。4个功分器PD将4个波束分成16路信号，每个幅相控制电路控制1路信号，VAP0～VAP15电路结构相同，由不同的数字控制信号选通不同的幅相调节路径。
[0066]混合型多波束赋形电路发射系统的传统架构以及混合型多波束赋形电路接收系统的传统架构所有幅相控制在每个通道内实现，系统面积大，成本高。
[0067]如图3所示，本发明的混合型多波束赋形电路架构的接收系统电路架构，在如图1所示的传统架构的基础上，将幅相控制电路VAP0～VAP15设置为小步进的精细单元幅相控制电路FVAP0～FVAP15，同时在波束通道设置大步进的幅度和相位的波束幅相控制电路BVAP_B0～BVAP_B3，其中单元幅相控制电路FVAP0～FVAP15和波束幅相控制电路BVAP_B0～BVAP_B3的特性阻抗相等，特性阻抗为50Ω，且各电路间有良好的阻抗匹配。通过将多个波束信号通道共用一个波束幅相控制电路来达到减小系统面积，降低成本的目的。
[0068]如图4所示，本发明的混合型多波束赋形电路架构的发射系统电路架构，在图2所示的传统架构的基础上，将幅相控制电路VAP0～VAP15设置为小步进的精细单元幅相控制电路FVAP0～FVAP15，同时在波束通道设置大步进的幅度和相位的波束幅相控制电路BVAP_B0～ BVAP_B3，其中单元幅相控制电路FVAP0～FVAP15和波束幅相控制电路BVAP_B0～BVAP_B3的特性阻抗相等，特性阻抗为50Ω，且各电路间有良好的阻抗匹配，通过将多个波束信号通道共用一个波束幅相控制电路来达到减小系统面积，降低成本的目的。
[0069]如图5所示，有放大器的混合型多波束赋形电路架构的接收系统电路架构，在如图3所示的电路架构的基础上，在辐射源和功分器PD的信号通道增设第一数据流放大器用以放大辐射源信号，在波束幅相控制电路和波束的信号通道增设第三数据流放大器，用以放大波束信号。优选地，第一数据流放大器和第三数据流放大器均为射频放大器RF-PA。可选的，功分器PD单入多出，且端口特性阻抗都为50Ω；功率合成器PC多入单出，且端口特性阻抗都为50Ω；单元幅相控制电路FVAP0～FVAP15作为天线元精调，可采用如图11所示的数控衰减移相器及如图12所示数控衰减精细时延电路进行控制，使其幅相步进值更为精确，波束幅相控制电路BVAP_B0～ BVAP_B3对波束粗调，可采用如图13所示数控衰减大步进时延电路其幅相或时延步进值更大，电路面积也更大。
[0070]如图6所示，有放大器的混合型多波束赋形电路架构的发射系统电路架构，在如图4所示的电路架构的基础上，在波束和波束幅相控制电路的信号通道增设第一数据流放大器用以放大波束信号，在功率合成器和辐射源的信号通道增设第三数据流放大器用以放大辐射源信号，优选地，第一数据流放大器和第三数据流放大器均为射频放大器RF-PA。可选的，功分器PD单入多出，且端口特性阻抗都为50Ω；功率合成器PC多入单出，且端口特性阻抗都为50Ω；单元幅相控制电路FVAP0～FVAP15作为天线元精调，可采用如图11所示的数控衰减移相器及如图12所示数控衰减精细时延电路进行控制，使其幅相步进值更为精确，波束幅相控制电路BVAP_B0～ BVAP_B3对波束粗调，可采用如图13所示数控衰减大步进时延电路其幅相或时延步进值更大，电路面积也更大。
[0071]如图7所示，有阻抗变换的混合型多波束赋形电路架构的接收系统电路架构，在图3所示电路架构的基础上针对功率合成器PC和功分器PD增设阻抗变换模块，功分器PD设置成变阻抗功分器VI-PD，变阻抗功分器VI-PD的输入阻抗Z0大于变阻抗功分器VI-PD的输出阻抗Z1，其中Z0=50Ω。功率合成器PC设置成变阻抗功率合成器VI-PC，变阻抗功率合成器VI-PC的输入阻抗R0小于变阻抗功率合成器VI-PC模块的输出阻抗R1，其中R1=50Ω。
[0072]针对图3所示电路架构中的单元幅相控制电路，将其分为小步进的低阻抗单元幅相数控电路LI-VAP0～LI-VAP15，波束幅相控制电路BVAP_B0～ BVAP_B3的特性阻抗为50Ω，LI-VAP0～LI-VAP15的特性阻抗与变阻抗功率合成器VI-PC的输入阻抗一致，LI-VAP0～LI-VAP15的特性阻抗与变阻抗功分器VI-PD的输出阻抗一致。通过多波束信号通道共用一个波束幅相控制电路来达到减小系统面积，降低成本的目的。同时，低阻抗下的数控真时延电路尺寸也会大大减小，且不会有明显的插入损耗变化。
[0073]如图8所示，有阻抗变换的混合型多波束赋形电路架构的发射系统电路架构，在图4所示电路架构的基础上针对功率合成器PC和功分器PD增设阻抗变换电路，功分器PD设置成变阻抗功分器VI-PD，变阻抗功分器VI-PD的输入阻抗Z0大于变阻抗功分器VI-PD的输出阻抗Z1，其中Z0=50Ω，功率合成器PC设置成变阻抗功率合成器VI-PC，变阻抗功率合成器VI-PC的输入阻抗R0小于变阻抗功率合成器VI-PC的输出阻抗R1，其中R1=50Ω。
[0074]针对图4所示电路架构中的单元幅相控制电路，将其分为小步进的低阻抗单元幅相控制电路LI-VAP0～LI-VAP15，波束幅相控制电路BVAP_B0～ BVAP_B3的特性阻抗为50Ω，LI-VAP0～LI-VAP15的特性阻抗与变阻抗功率合成器VI-PC的输入阻抗一致，LI-VAP0～LI-VAP15的特性阻抗与变阻抗功分器VI-PD的输出阻抗一致。通过多波束信号通道共用一个波束幅相控制单路来达到减小系统面积，降低成本的目的。同时，低阻抗下的真时延电路尺寸也会大大减小，且不会有明显的插入损耗变化。
[0075]如图9所示，有放大器和阻抗变换的混合型多波束赋形电路架构的接收系统电路架构，在图3所示的电路架构基础上，将功分器PD设置成变阻抗功分器VI-PD，变阻抗功分器VI-PD的输入阻抗Z0大于变阻抗功分器VI-PD的输出阻抗Z1，其中Z0=50Ω。在辐射源和变阻抗功分器VI-PD的信号通道增设第一数据流放大器用以放大辐射源信号，在波束幅相控制电路和波束的信号通道增设低输入阻抗放大器，用以放大波束信号。可选的，变阻抗功分器VI-PD单入多出，输入端口阻抗为50Ω，输出端口阻抗小于50Ω；低阻抗功率合成器LI-PC多入单出，输入端口阻抗小于50Ω，输出端口阻抗同样小于50Ω；低输入阻抗放大器的输入端阻抗和低阻抗功率合成器的输出端阻抗相等，低阻抗单元幅相控制电路作为天线元精调，其幅相或时延步进值更为精确，可采用如图11所示数控衰减移相器以及如图12所示数控衰减精细时延电路进行控制；波束幅相控制电路作为波束粗调，其幅相或时延步进值更大，电路面积也更大，可采用如图13所示数控衰减大步进时延电路。
[0076]如图10所示，有放大器和阻抗变换的混合型多波束赋形电路架构的发射系统电路架构，在图4所示的电路架构基础上，功分器PD设置成变阻抗功分器VI-PD，变阻抗功分器VI-PD的输入阻抗Z0大于变阻抗功分器VI-PD的输出阻抗Z1，其中Z0=50Ω。在波束和波束幅相控制电路的信号通道增设第一数据流放大器用以放大波束信号，在低阻抗功率合成器和辐射源的信号通道增设低输入阻抗放大器用以放大辐射源信号。可选的，变阻抗功分器VI-PD单入多出，输入端口阻抗为50Ω，输出端口阻抗小于50Ω；低阻抗功率合成器LI-PC多入单出，输入端口阻抗小于50Ω，输出端口阻抗同样小于50Ω；低阻抗功率合成器的输出端阻抗和低输入阻抗放大器的输入端阻抗相等，低阻抗单元幅相控制电路作为天线元精调，其幅相或时延步进值更为精确，可采用如图11所示数控衰减移相器以及如图12所示数控衰减精细时延电路进行控制；波束幅相控制电路作为波束粗调，其幅相或时延步进值更大，电路面积也更大，可采用如图13所示数控衰减大步进时延电路进行波束粗调。
[0077]本发明的有益效果是：根据信号控制的需要，依据信号传输方向在近输入端放置功分器，在近输出端放置功率合成器，以及用于完成波束赋形的幅相控制电路和数字控制电路模块。此外依据对器件端口阻抗的不同，选取不同的阻抗变换模块插入该架构，用以减小幅相控制电路的插入损耗与电路面积并且不会带来不必要的额外插入损耗，不增加插入损耗、不改变传统电路移相精度或时延精度的前提下，通过大步进精度的幅相控制电路或者小步进精度的幅相控制电路来实现多波束系统更低的占用面积，且不改变电路的其他性能，结构简单合理，相比于同类型电路大大提高了集成度并降低了成本；本发明的一种混合型多波束赋形电路架构应用于相控阵中，实现多波束的赋形和波束扫描，使得单元幅相控制电路和波束幅相控制电路在低阻条件下拥有更低的功耗。
[0078]最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。